本文以符號多項式理論為基礎，從理論上論證了任意長度比特組合的CRC校驗碼的并行算法，提出了并行CRC計算的數(shù)學模型，并且以8位二進制序列(即一個字節(jié))為例，介紹了利用此數(shù)學模型計算校驗碼的方法，最后給出了與此算法相對應的VHDL模型。經(jīng)過對實驗數(shù)據(jù)的對比分析，表明文中所提并行CRC算法的關鍵路徑延遲和硬件面積都得到了優(yōu)化，以Top-Down設計方法給出了一種HDLC協(xié)議控制器的設計方案，用VHDL語言進行了行為級描述，采用Xilinx公司的FPGA產(chǎn)品進行實現(xiàn)。
標簽：
FPGA
HDLC
協(xié)議控制器
上傳時間：
2013-06-09
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